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Pletronics石英晶振频率控制技术，频率控制的发展一直在稳步前进技术。虽然许多变化是技术自然发展的结果，主要驱动因素是增强的制造能力、降低成本的需求以及对于更小的尺寸、更高的稳定性、更低的功耗，和更快的启动。

石英元器件，主要是体声波(BAW)器件，长期以来一直是所有商用时钟源的比较标准。历史石英晶体作为用于频率控制的非常稳定、高质量的石英晶体谐振器已被很好地证明举世公认。石英频率控制器件的频率与温度响应、老化、抖动和相位噪声特性都在中有详细记录行业。然而，这种特性与采用新技术的频率控制装置的简明技术比较一直缺乏。建立MEMS和之间的基准其他设备与已建立的石英基设备相比，该分析的作者开始2007年的一项研究，并在2008年发表了频率控制装置的对比分析。这比较研究是对早期基准分析的更新和扩展。

恒温控制晶体振荡器(OCXO)通常用于高精度频率应用。 这种方法将晶体和相关的振荡器电路加热到水晶。在OCXO应用中使用的上转折点的一部分。OCXO具有在非常窄的温度范围内锻炼晶体的额外优势窗口，通常为几度或更小。这大大减少了激发不必要的机会晶体中的模式。这种方法的最大缺点是设备的尺寸和电源要求。随着技术的发展，这些设备的尺寸和功率需求设备继续减少。

这些振荡器的晶体是这样制造的，即上转折点高于最高点额定温度范围。晶体和相关电路被加热到并保持在晶体上该点周围的温度窗口变窄，设备被调谐到频率那个温度。

不同时钟技术的成本相对优点，SYSCLK系统时钟产生方法：基本的“无装饰”晶体振荡器利用一个石英晶体，并与简单的电路一起使用晶体的基本模式，并创建一个方波输出。这种体系结构为以下方面提供了最佳性能峰峰值和均方根抖动，通常在最高50Mhz的频率下最具成本效益。达到更高抖动最低的频率，这种技术被称为高频基波(“HFF”)已使用。可以使晶体以其泛音模式之一振动，该模式出现在的奇数倍数附近基本共振频率。这种晶体被称为第三、第五、第七等泛音(“OT”)晶体。为了实现这一点，振荡器电路通常包括额外的设计元素来选择所需的泛音。与此相关的是，使晶体在其第三泛音上工作以达到高达3x50Mhz频率的架构= 在典型应用中，可以有效地执行150Mhz。

利用的第三种技术被称为集成“分数N”乘法器。这是频率输入信号几乎可以转换成任何其它频率，无论是否与整数相关。例如，25Mhz晶体频率可以通过25.78125的小数乘法转换为644.53125Mhz。由于超出本文预期目的和深度的原因，这将导致最高量的信号抖动。一样的，它对于某些系统来说已经足够了，并且在215Mhz以上的频率上使用是最经济有效的。

晶体振荡器输出逻辑：在前一部分中，我们讨论了产生CLK的方法及其对抖动性能的影响。无论如何无论实现架构是基频还是泛音晶体、N倍频器还是小数N倍频器，晶体振荡器还包含符合现有逻辑技术的输出驱动器。输出的具体类型逻辑兼容性可以是低压CMOS (LVCMOS)、低压正电源发射极耦合逻辑(LVPECL)， 低压差分信号(LVDS)和/或高速电流导引逻辑(HCSL)。输出逻辑类型为主要涉及内处理设备的输出频率和/或逻辑接口的通用性给定应用程序类型。例如，PCIe系统时钟的主要逻辑类型是HCSL。 石英晶体振荡器输出逻辑兼容性通常滞后处理设备逻辑开发6到12个月，并且有时甚至更久。在此期间使用逻辑翻译器。这方面的一个例子是最小转换差分信号(TMDS)。TMDS在系统设计的一些应用中被采用(例如:HDMI ),但是目前不能作为晶体振荡器输出逻辑的选择。输出逻辑类型的重要性在于 将晶体振荡器(以及任何额外的输出转换器件)连接到处理设备。通常，通过“眼图”转换时间(如上升/下降时间)最快的逻辑类型 将导致最低的接口抖动。

选择最佳CLK发源设备：不考虑性能规格、规格要求或使用的特定PHY芯片组/执行方法，最重要的规格是实施的成本效益。所有商业和工业满足所有性能要求但总成本高于市场要求的系统没有价值。 所有优质晶体振荡器提供商都在抖动生成规范中包含一定量的保护频带，它们在其数据手册中发布。由于系统设计人员也有充分的理由在他们要求的规格中包含一定量的保护带，因此与一家声誉良好的晶体振荡器制造商合作可能会产生双重保护带因此解决方案的成本过高。为了帮助指定合适的晶体振荡器过多的保护频带和成本，显示了当今最流行的数据/通信应用。 在Pletronics，我们提供包含上述每项技术的解决方案:高频晶体基波，泛音、整数N和小数N。每种产品的执行都是为了向客户提供最性价比高。列出了当今最流行的串行数据协议所采用的技术。包含可在系统设计物料清单上调出的具体零件号 对于每一个。与任何市场领先的公司一样，Pletronics产品也在不断发展，以使我们的客户保持竞争优势。

Pletronics晶振抖动在高性能设计中的重要性，高性能串行数据架构使时钟晶体振荡器抖动成为人们关注的焦点，高速串行总线架构是当今高性能设计的标准。虽然并行总线标准经历了一些变化后，串行总线在多个市场和设备上建立起来——计算机、手机， 娱乐系统等等。串行总线提供了性能优势和设计简化(更少的走线) 在电路和电路板布局中。串行数据链路充当当今信息世界的动脉，因为它们从 处理系统中的一个点到另一个点。为了确保数字系统中数据的准确传送和接收由时钟和数据恢复(CDR)电路控制，其作用相当于数据系统中的握手。这准确接收和解释数据的关键是准确了解时钟边沿的“位置” 在任何时间点。

1.相位/均方根抖动——可被视为“精细聚焦”测量。这通常被称为 “绝对抖动”,即时钟边沿位置与实际位置的总差值理想——通常通过用网络分析仪测量信号的相位噪声来揭示； 

2.峰值抖动和峰峰值抖动，其中的每一个都可以被认为是一个“过程”测量，并且是中断的归结为两个特征: a.周期抖动(又称周期抖动)任何一个时钟周期与理想或平均时钟之间的差异周期——通常通过用示波器测量信号周期来显示， b.周期间抖动——任意两个相邻时钟周期持续时间的差异。这对以下方面可能很重要 微处理器和RAM接口中使用的某些类型的时钟产生电路也需要测量 使用示波器

抖动性能/规格限值已由ITU-T、Telcordia等标准化机构确定 还有IEEE。本地以太网(IEEE)抖动的规格和测试方法与SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

抖动在高性能设计中的重要性，抖动产生：随着下一代串行标准数据速率的提高，模拟异常对信号完整性和质量的影响比以往任何时候都大。信号路径中的导体，包括电路板迹线、过孔、连接器， 和反射表现出更大的传输线效应，降低了信号电平， 引起偏斜，增加噪声，从而增加抖动。然而，一切都从基础系统时钟信号开始 (SYSCLK或主时钟)。除了时钟信号的显著性能特征之外，创建 根据所用的架构和设计方法，信号可能相差10倍以上。帮助 实现一个没有过多性能保护带(因此没有过多成本)的系统设计，本文 重点在于提供关于用于创建符合每种架构的时钟信号的不同架构的更新 具体的高速串行数据(HSSD)实现方案。特定抖动类型、定义和合规性 测试方法已经有了很好的记录，这里不再赘述。

抖动在高性能设计中的重要性，用来创建系统时钟的普遍基础组件是石英晶体振荡器(“XO”)，这是一项已经使用多年的成熟技术。晶体振荡器本身具有固有的抖动特性 它们的输出抖动因设计/电路而异，其单价也是如此。智能系统设计师意识到系统/产品/设计的总成本本身就是一个需要满足的“规格”。这篇文章描述了每一个 信号创建方法以及推荐表，以帮助潜在用户避免招致不必要的高元件成本。