Pletronics晶振抖动在高性能设计中的重要性，高性能串行数据架构使时钟晶体振荡器抖动成为人们关注的焦点，高速串行总线架构是当今高性能设计的标准。虽然并行总线标准经历了一些变化后，串行总线在多个市场和设备上建立起来——计算机、手机， 娱乐系统等等。串行总线提供了性能优势和设计简化(更少的走线) 在电路和电路板布局中。串行数据链路充当当今信息世界的动脉，因为它们从 处理系统中的一个点到另一个点。为了确保数字系统中数据的准确传送和接收由时钟和数据恢复(CDR)电路控制，其作用相当于数据系统中的握手。这准确接收和解释数据的关键是准确了解时钟边沿的“位置” 在任何时间点。

抖动在高性能设计中的重要性，因为发送和接收设备可以在任何地方-从同一桌面到桌面的另一端世界上，每个不同的位置或环境都有影响，可以影响时钟沿如何从发送数据的时间到设备接收并解释数据的时间。这些影响很多，包括温度、物理运动/振动，甚至时钟信号来源的架构。最终结果是要么有准确的数据，要么没有，而“没有”显然从来不是任何系统的选项。对于最终用户来说，这意味着糟糕的体验质量以及对互联网会话和相关服务的干扰(无论是糟糕的语音质量、不均衡的视频内容的观看体验或损坏的数据文件内容)。作为衡量标准的性能特征时钟边沿的精确程度与预期值之比称为“抖动”。有三种量化通常用于测量的抖动:

1.相位/均方根抖动——可被视为“精细聚焦”测量。这通常被称为 “绝对抖动”,即时钟边沿位置与实际位置的总差值理想——通常通过用网络分析仪测量信号的相位噪声来揭示； 

2.峰值抖动和峰峰值抖动，其中的每一个都可以被认为是一个“过程”测量，并且是中断的归结为两个特征: a.周期抖动(又称周期抖动)任何一个时钟周期与理想或平均时钟之间的差异周期——通常通过用示波器测量信号周期来显示， b.周期间抖动——任意两个相邻时钟周期持续时间的差异。这对以下方面可能很重要 微处理器和RAM接口中使用的某些类型的时钟产生电路也需要测量 使用示波器

抖动性能/规格限值已由ITU-T、Telcordia等标准化机构确定 还有IEEE。本地以太网(IEEE)抖动的规格和测试方法与SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

抖动在高性能设计中的重要性，抖动产生：随着下一代串行标准数据速率的提高，模拟异常对信号完整性和质量的影响比以往任何时候都大。信号路径中的导体，包括电路板迹线、过孔、连接器， 和反射表现出更大的传输线效应，降低了信号电平， 引起偏斜，增加噪声，从而增加抖动。然而，一切都从基础系统时钟信号开始 (SYSCLK或主时钟)。除了时钟信号的显著性能特征之外，创建 根据所用的架构和设计方法，信号可能相差10倍以上。帮助 实现一个没有过多性能保护带(因此没有过多成本)的系统设计，本文 重点在于提供关于用于创建符合每种架构的时钟信号的不同架构的更新 具体的高速串行数据(HSSD)实现方案。特定抖动类型、定义和合规性 测试方法已经有了很好的记录，这里不再赘述。

抖动在高性能设计中的重要性，用来创建系统时钟的普遍基础组件是石英晶体振荡器(“XO”)，这是一项已经使用多年的成熟技术。晶体振荡器本身具有固有的抖动特性 它们的输出抖动因设计/电路而异，其单价也是如此。智能系统设计师意识到系统/产品/设计的总成本本身就是一个需要满足的“规格”。这篇文章描述了每一个 信号创建方法以及推荐表，以帮助潜在用户避免招致不必要的高元件成本。