不同时钟成本抖动及保护频带的技术

不同时钟技术的成本相对优点，SYSCLK系统时钟产生方法：基本的“无装饰”晶体振荡器利用一个石英晶体，并与简单的电路一起使用晶体的基本模式，并创建一个方波输出。这种体系结构为以下方面提供了最佳性能峰峰值和均方根抖动，通常在最高50Mhz的频率下最具成本效益。达到更高抖动最低的频率，这种技术被称为高频基波(“HFF”)已使用。可以使晶体以其泛音模式之一振动，该模式出现在的奇数倍数附近基本共振频率。这种晶体被称为第三、第五、第七等泛音(“OT”)晶体。为了实现这一点，振荡器电路通常包括额外的设计元素来选择所需的泛音。与此相关的是，使晶体在其第三泛音上工作以达到高达3x50Mhz频率的架构= 在典型应用中，可以有效地执行150Mhz。

更高泛音的操作需要更复杂的电路，一些振荡器公司正在努力增加石英晶体基频和三次泛音共振技术，以支持例如10Gb光纤 70.8333Mhzx3=212.500Mhz的通道。这些努力的重点是提供最低的抖动主时钟性能，这是数据总线速度不断提高所需要的。尽管如此，这项技术仍处于高级阶段并且不容易从所有石英晶体振荡器供应商处获得。 另一种已经成功应用的技术是集成整数乘法器。在这些设备中 通过将输入信号锁定到集成电压控制振荡器来提高频率， 晶体频率的整数倍(2x、3x、4x等),然后二进制分频至所需的工作频率。可以采用的另一种方法是谐波乘法。这在技术上是相似的与晶体泛音利用的区别在于晶体振荡器(不是晶体)的输出信号是乘以整数值。除了电路集成中的损耗和其他折衷之外，与直接(即泛音模式的晶体基波)频率产生相比，抖动性能恶化了20LogN倍(其中N是整数乘法因子)。 因此，尽管基频、泛音和/或谐波频率生成是可能的，但是这些技术通常与集成整数乘法相比，其成本和复杂性令人望而却步， 抖动要求。为了避免任何不必要的成本溢价，设计师需要关注的是设计余量是计算输出信号抖动的特定带宽。

利用的第三种技术被称为集成“分数N”乘法器。这是频率输入信号几乎可以转换成任何其它频率，无论是否与整数相关。例如，25Mhz晶体频率可以通过25.78125的小数乘法转换为644.53125Mhz。由于超出本文预期目的和深度的原因，这将导致最高量的信号抖动。一样的，它对于某些系统来说已经足够了，并且在215Mhz以上的频率上使用是最经济有效的。

晶体振荡器输出逻辑：在前一部分中，我们讨论了产生CLK的方法及其对抖动性能的影响。无论如何无论实现架构是基频还是泛音晶体、N倍频器还是小数N倍频器，晶体振荡器还包含符合现有逻辑技术的输出驱动器。输出的具体类型逻辑兼容性可以是低压CMOS (LVCMOS)、低压正电源发射极耦合逻辑(LVPECL)， 低压差分信号(LVDS)和/或高速电流导引逻辑(HCSL)。输出逻辑类型为主要涉及内处理设备的输出频率和/或逻辑接口的通用性给定应用程序类型。例如，PCIe系统时钟的主要逻辑类型是HCSL。石英晶体振荡器输出逻辑兼容性通常滞后处理设备逻辑开发6到12个月，并且有时甚至更久。在此期间使用逻辑翻译器。这方面的一个例子是最小转换差分信号(TMDS)。TMDS在系统设计的一些应用中被采用(例如:HDMI ),但是目前不能作为晶体振荡器输出逻辑的选择。输出逻辑类型的重要性在于 将晶体振荡器(以及任何额外的输出转换器件)连接到处理设备。通常，通过“眼图”转换时间(如上升/下降时间)最快的逻辑类型 将导致最低的接口抖动。

选择最佳CLK发源设备：不考虑性能规格、规格要求或使用的特定PHY芯片组/执行方法，最重要的规格是实施的成本效益。所有商业和工业满足所有性能要求但总成本高于市场要求的系统没有价值。 所有优质晶体振荡器提供商都在抖动生成规范中包含一定量的保护频带，它们在其数据手册中发布。由于系统设计人员也有充分的理由在他们要求的规格中包含一定量的保护带，因此与一家声誉良好的晶体振荡器制造商合作可能会产生双重保护带因此解决方案的成本过高。为了帮助指定合适的晶体振荡器过多的保护频带和成本，显示了当今最流行的数据/通信应用。 在Pletronics，我们提供包含上述每项技术的解决方案:高频晶体基波，泛音、整数N和小数N。每种产品的执行都是为了向客户提供最性价比高。列出了当今最流行的串行数据协议所采用的技术。包含可在系统设计物料清单上调出的具体零件号 对于每一个。与任何市场领先的公司一样，Pletronics产品也在不断发展，以使我们的客户保持竞争优势。